スペアナ制御用のマイコンは、入手が容易になったＡ／Ｄ変換機能を搭載したＰＩＣシリーズや、ＡＫＩ−Ｈ８が中心になると思います。
さて、スペアナ制御ということですが、大きく分けると３つになると思います。
（１）周波数制御-----スペアナの帯域周波数を掃引する。
　　　　　　　　　　　　　　制御対象は主にＰＬＬ回路、ＤＤＳ回路
（２）信号検出制御---スペアナ検出信号のＡ／Ｄ変換動作
（３）通信制御-------パソコンとのデータ通信、液晶表示器とのデータ通信
ここでは、（１）周波数制御について解説していきます。



マイコンによる・周波数制御（ＰＬＬ周波数シンセサイザ編)

マイコンによる周波数制御は、一般にＰＬＬ回路が中心になりますので、まず、「ＰＬＬ回路とは何？」から始まります。ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）は無線通信機、標準信号発生器、モータ制御などの分野で多く応用されていて、広い意味での可変周波数発振器として考えることができます。現在では、１チップ化されたＬＳＩが各社から販売されています。
ＰＬＬ回路の最も基本的な構成は、図１のようになっており、特徴は帰還ループを構成していることです。

基本ブロックは

1. 基準周波数ｆｓの発生（水晶発振器と分周器により周波数安定度がよい）
2. 位相、周波数比較（周波数差の検知）
3. ループフィルタ（帰還ループの応答性を決定）
4. ＶＣＯ（電圧制御発振器で正弦波または方形波を発生する）
5. Ｎ分周器（ＶＣＯ出力をＮ分の１に分周し、ｆｏ／Ｎを出力する）

などで構成されています。
高い周波数のＶＣＯを使ったＰＬＬ回路では、Ｎ分周器のカウント速度が間に合わないため、プリスケーラと呼ばれる固定の分周器を入れる場合や、パルス・スワロ方式といって、ループ内に２系統のプリスケーラを付加した方式が使われています。

図１．ＰＬＬ回路の基本ブロック図

まず、基準発振器では１２．８ＭＨｚの水晶発振器が使われています。このとき１／１２８０に分周器（プログラマブル・リファレンス・カウンタともいう）が設定されたとすると、基準の発振周波数ｆｓは１０ｋＨｚになります。ところで、ＶＣＯで発振した局発信号ｆｏは、１／Ｎ分周器（プログラマブル・カウンタともいう）で１／Ｎに分周されます。その結果として取り出されたＶＣＯの出力の一部（ここでは１０ｋＨｚ）と水晶発振器から得られた正確な１０ｋＨｚの信号とが位相比較器で精密に比べられます。ここで、もし誤差があれば、それをなくすように位相比較器から電圧レベルの信号がループフィルタを通して出力され、ＶＣＯに伝えられます。ループフィルタは帰還ループの応答性を決定する役目をします。ＶＣＯはすばやくそれに応答し、正確な周波数の局発信号を作り出します。基準発振器の信号が１０ｋＨｚですから、ＶＣＯから取り出される局発信号出力も１０ｋＨｚ単位になります。多くのＰＬＬが１０ｋＨｚステップになっているのはこのためなのです。
さて、ＰＬＬ回路では分周データ（Ｎ）の設定で簡単に周波数を変えることができます。周波数データの設定は、すべて電気的にコントロールできるのですから、外部からのＰＩＣやＨ８
、その他のマイコンにより、制御が簡単に自在にできます。
例を上げてＰＬＬの仕組みを、もう少し分かりやすく説明しましょう。
たとえば、１／Ｎ分周器の
分周比が１なら----１０ｋ×１＝１０ｋＨｚ
分周比が２なら----１０ｋ×２＝２０ｋＨｚ
分周比が３なら----１０ｋ×３＝３０ｋＨｚ
分周比が１０なら---１０ｋ×１０＝１００ｋＨｚ
分周比が１００なら--１０ｋ×１００＝１ＭＨｚ
．．．．．
という具合に、基準発振器出力（ここでは１０ｋＨｚ）を単位として、カウンタのデータＮを変えれば１０ｋＨｚステップで周波数が変えられます。
また、基準発振器の分周比率１／Ｒ（ここでは１／１２８０）もいくつか変えられるようになっていますので、ステップ周波数の制御も可能ですし、さらに水晶発振の周波数を選べばどんな周波数も作れてしまいます。
すなわち、
ＰＬＬ回路の出力周波数ｆｏの設定は、下記の式（１）になります。
（ｆｏｓｃは、水晶発振器の周波数）

ｆｏ＝Ｎ×ｆosc÷Ｒ　------　式（１）

今から、十数年前にはＰＬＬ回路は大変難しい技術で、当時の　ＣＱ　ｈａｍ　ｒａｄｉｏ誌などにもＰＬＬの製作記事いくつか紹介されていますが、かなり高度な技術が必要でした。したがって自作の入門者・初心者には、どうにも手の出しようがありませんでした。しかし、現在では１チップ化されたＬＳＩが各社から販売されていますので、初心者の方でもちょっとしたコツさえ掴めば簡単にできてしまいます。ここでは、１．１ＧＨｚ対応のプリスケーラ内蔵ＰＬＬ周波数シンセサイザ富士通製のＭＢ１５０１を使って、ＰＬＬの制御法をマスターしましょう。

図２．ＭＢ１５０１　ＰＬＬ周波数シンセサイザ

ＭＢ１５０１は秋月電子通商で、数年前まで一個￥３００で安価に販売されていたので、このＩＣを選定いたしました。ＰＬＬ　ＩＣは各種出ており、扱える周波数範囲が違っても使い方は同じですので、特にＭＢ１５０１にこだわる必要性はありません。入手できるもので結構です。ただし使用周波数範囲は１ＧＨｚ程度までを扱える必要があります。（ＭＢ１５０１は１．１ＧＨｚまで対応）

ＭＢ１５０１はパルス・スワロ方式が可能なシリアル入力ＰＬＬ周波数シンセサイザです。ＧＨｚという高い周波数になると１／Ｎ分周器（プログラマブル・カウンタ）でカウントすることが難しくなるため、そこで考え出されたのが、プリスケーラを用いてカウント可能周波数まで低くするという方法です。このとき２係数プリスケーラを用いると、結果として総合の分周比はＭ×Ｎ＋Ａで表されるカウント値になり、これによりトータルとしてプログラマブル分周器の最高入力周波数を高くすることができます。図３にパルス・スワロ方式のブロック図を示します。図１の基本ブロック図と比べると、１／Ｎ分周器（プログラマブル・カウンタ）のループ内に２系統のプリスケーラが付加された形になっていることがわかります。

図３．パルス・スワロー方式ＰＬＬ回路のブロック図

ＰＬＬ周波数シンセサイザの制御は、図３のパルス・スワロー方式でみれば、
（１）基準発振器の周波数を決めるリファレンス・カウンタ”Ｒ”の設定
（２）プログラマブル・カウンタ”Ｎ”の設定
（３）２係数プリスケーラの分周値”Ｍ”の設定
（４）スワロー・カウンタ”Ａ”の設定
をマイコンで制御することになります。入力設定はいずれもシリアル入力です。
ＰＬＬ回路の出力周波数ｆｏの設定は、下記の式（２）に従って選定します。
（ｆｏｓｃは、水晶発振器の周波数）

ｆｏ＝［（Ｍ×Ｎ）＋Ａ］×ｆosc÷Ｒ　------　式（２）

ここで、ＭＢ１５０１の例では、
Ｍ：プリスケーラの分周値（６４または１２８）
Ｎ：プログラマブル・カウンタ設定値（１６〜２０４７）
Ａ：スワロー・カウンタ設定値（０〜１２７，Ａ＜Ｎ，Ａ＜Ｍ）
Ｒ：リファレンスカウンタ設定値（８〜１６３８３）

となっています。
ＭＢ１５０１以外のＰＬＬ　ＩＣを扱う方は、たぶん設定値の範囲が違っていますが、パルス・スワロー方式であれば、式（２）に従うはずです。
それでは、式（２）を用いて周波数設定の例を考えてみましょう。

（計算例．１）　ｆｏ＝５４３．２１０ＭＨｚの局部発振周波数を得たい時は、どうしたらよいか？
水晶発振器は、安定性を十分考慮し、秋月電子通商で１個２００円で入手できる超高精度クリスタルモジュールを使用します。したがって、ｆｏｓｃ＝１２．８ＭＨｚとなります。
次に、発振周波数の下桁は１０ｋＨｚですから、基準発振器の周波数は１０ｋＨｚということになります。ｆｏｓｃ÷Ｒ＝１０ｋＨｚより、リファレンスカウンタ設定値がＲ＝１２８０と求まります。
次にプリスケーラの分周値Ｍを決めますが、Ｍ＝６４もしくは、Ｍ＝１２８のどちらかを選定することになります。
（１）まずＭ＝６４と仮定すると、
ｆｏ＝［６４×Ｎ＋Ａ］×１０ｋＨｚ＝５４３．２１０ＭＨｚより、
Ｎ＝８４８，Ａ＝４９と求まります。
（２）ところで、Ｍ＝１２８と仮定すると、
ｆｏ＝［１２８×Ｎ＋Ａ］×１０ｋＨｚ＝５４３．２１０ＭＨｚより、
Ｎ＝４２４，Ａ＝４９と求まります。
したがって、この場合には同一周波数において２通りの設定方法があります。

（計算例．２）　ｆｏ＝２１０．４５６ＭＨｚの局部発振周波数を得たい時は、どうしたらよいか？
同様に超高精度クリスタルモジュールｆｏｓｃ＝１２．８ＭＨｚを使用した場合、発振周波数の下桁は６ｋＨｚですから、基準発振器の周波数は１ｋＨｚということになります。ｆｏｓｃ÷Ｒ＝１ｋＨｚより、リファレンスカウンタ設定値がＲ＝１２８００と求まります。リファレンスカウンタＲの設定値範囲（８〜１６３８３）内ですのでＯＫです。
（１）まず、Ｍ＝６４と仮定すると、
ｆｏ＝［６４×Ｎ＋Ａ］×１ｋＨｚ＝２１０．４５６ＭＨｚより、
Ｎ＝３２８８，Ａ＝２４と求まりますが、プログラマブル・カウンタＮの設定値範囲（１６〜２０４７）をオーバーしてしまいますのでＮＧです。
（２）次に、Ｍ＝１２８と仮定すると、
ｆｏ＝［１２８×Ｎ＋Ａ］×１ｋＨｚ＝２１０．４５６ＭＨｚより、
Ｎ＝１６４４，Ａ＝２４と求まります。
したがって、このときはＭ＝１２８のみ設定可能です。

（計算例．３）　ｆｏ＝６５４．３２１ＭＨｚの局部発振周波数を得たい時は、どうしたらよいか？
ｆｏｓｃ＝１２．８ＭＨｚ、基準発振器の周波数は１ｋＨｚということになりますから、リファレンスカウンタ設定値はＲ＝１２８００です。
（１）まず、Ｍ＝６４と仮定すると、
ｆｏ＝［６４×Ｎ＋Ａ］×１ｋＨｚ＝６５４．３２１ＭＨｚより、
Ｎ＝１０２２３，Ａ＝４９と求まりますが、プログラマブル・カウンタＮの設定値範囲（１６〜２０４７）をオーバーしてしまいますのでＮＧです。
（２）一方、Ｍ＝１２８とすれば、
ｆｏ＝［１２８×Ｎ＋Ａ］×１ｋＨｚ＝６５４．３２１ＭＨｚより、
Ｎ＝５１１１，Ａ＝１１３と求まりますが、プログラマブル・カウンタＮの設定値範囲（１６〜２０４７）をオーバーしてしまいますので、これもＮＧです。したがって、ｆｏ＝６５４．３２１ＭＨｚの設定はできません。基準周波数を低くくするほど、局部発振周波数を高くできなくなることがわかります。これが周波数設定の制限であり、このことをしっかり頭に入れておいてください。
（注）”できません”と言い切ってしまっていますが、ＭＢ１５０１のＰＬＬ回路”単体”では設定不可能ということです。ＤＤＳ回路と組み合わせる工夫により、それを可能にすることができるのです。今後、要チェック！。

さて次に、ＭＢ１５０１の端子配列図を見ていきましょう。ＭＢ１５０１は、図４で見るように１６ピンのプラスチックＳＯＰパッケージの表面実装部品です。

図４．ＭＢ１５０１端子配列図

シリアルデータの入力方法について

シリアルデータ入力は、Ｄａｔａ端子，Ｃｌｏｃｋ端子，ＬＥ端子の３入力で行い、基準分周器と比較分周器をそれぞれ単独にコントロールできます。
シリアルデータは、クロックの立ち上がりで内部のシフトレジスタに順次取り込まれ、ロードイネーブルが［Ｈ］レベル（またはオープン）時にコントロールデータとの組み合わせによりラッチに転送されます。すなわち、
コントロールデータ：［Ｈ］のとき--->１５ｂｉｔラッチへ転送（Ｍ，Ｒの設定）
コントロールデータ：［Ｌ］のとき--->１８ｂｉｔラッチへ転送（Ｎ，Ａの設定）

（１）プリスケーラ（Ｍ）及び、リファレンス・カウンタ（Ｒ）の設定法
図５に分周比設定ビットの位置を示します。この設定ビットは、Ｄａｔａ端子よりシリアル入力します。
まず最初に入れるビットデータ（ＳＷと書かれた位置）には、プリスケーラ（Ｍ）の分周比設定ビットを入力します。このとき２通りの設定がありましたが、Ｍ＝６４のときには、ＳＷ＝［Ｈ］を入力し、あるいはＭ＝１２８のときには、ＳＷ＝［Ｌ］を入力します。
次にＳ１４からＳ１までの位置には、リファレンス・カウンタ（Ｒ）の分周比設定ビットを入力します。この１４ビット分は、表２のようにして、分周比は８〜１６３８３まで設定できます。ただし、分周比８未満の設定は禁止されています。
最後に入れるビット（コントロールビット）は、［Ｈ］を入力します。

図５．プリスケーラ（Ｍ）及びリファレンス・カウンタ（Ｒ）の分周比設定ビット位置

表２．リファレンス・カウンタ（Ｒ）の分周比

（注）分周比８未満の設定は禁止

（２）プログラマブル・カウンタ（Ｎ）及び、スワロ・カウンタ（Ａ）の設定法
図６に分周比設定ビットの位置を示します。
Ｓ１８からＳ８までの位置には、プログラマブル・カウンタ（Ｎ）の分周比設定ビットを入力します。この１１ビット分は、表３のようにして、分周比は１６〜２０４７まで設定できます。ただし、分周比１６未満の設定は禁止されています。
Ｓ７からＳ１までの位置には、スワロ・カウンタ（Ａ）の分周比設定ビットを入力します。この７ビット分は、表４のようにして、分周比は０〜１２７まで設定できます。
最後に入れるビット（コントロールビット）は、［Ｌ］を入力します。

図６．プログラマブル・カウンタ（Ｎ）及びスワロ・カウンタ（Ａ）の分周比設定ビット位置

表３．プログラマブル・カウンタ（Ｎ）の分周比		表４．スワロ・カウンタ（Ａ）の分周比
（注）分周比１６未満の設定は禁止

それでは、上記の設定方法を踏まえて設定入力の例を考えてみましょう。
（設定入力例）　ｆｏ＝５４３．２１０ＭＨｚの局部発振周波数を得たい時の設定は？
先ほどの（計算例．１）より、（１）Ｍ＝６４と（２）Ｍ＝１２８がありますので、２通りの入力設定法を見てみましょう。

（１）Ｍ＝６４のとき
図５より、ＳＷ＝［Ｈ］にします。
次に、リファレンス・カウンタの設定値、Ｒ＝１２８０ですが、これを２進数表記（１４ビット分）で表すと、０００１０１００００００００になります。
１は［Ｈ］、０は［Ｌ］に対応しますから、それぞれ、Ｓ１４＝［Ｌ］，Ｓ１３＝［Ｌ］，Ｓ１２＝［Ｌ］，Ｓ１１＝［Ｈ］，Ｓ１０＝［Ｌ］，Ｓ９＝［Ｈ］，Ｓ８＝［Ｌ］，Ｓ７＝［Ｌ］，Ｓ６＝［Ｌ］，Ｓ５＝［Ｌ］，Ｓ４＝［Ｌ］，Ｓ３＝［Ｌ］，Ｓ２＝［Ｌ］，Ｓ１＝［Ｌ］となります。最後のコントロールビットは、Ｃ＝［Ｈ］です。
一方、プログラマブル・カウンタの設定値、Ｎ＝８４８ですが、これを２進数表記（１１ビット分）で表すと、０１１０１０１００００になります。
従って、図６より、Ｓ１８＝［Ｌ］，Ｓ１７＝［Ｈ］，Ｓ１６＝［Ｈ］，Ｓ１５＝［Ｌ］，Ｓ１４＝［Ｈ］，Ｓ１３＝［Ｌ］，Ｓ１２＝［Ｈ］，Ｓ１１＝［Ｌ］，Ｓ１０＝［Ｌ］，Ｓ９＝［Ｌ］，Ｓ８＝［Ｌ］となります。また、スワロ・カウンタの設定値、Ａ＝４９ですが、これを２進数表記（７ビット分）で表すと、０１１０００１になります。従って、Ｓ７＝［Ｌ］，Ｓ６＝［Ｈ］，Ｓ５＝［Ｈ］，Ｓ４＝［Ｌ］，Ｓ３＝［Ｌ］，Ｓ２＝［Ｌ］，Ｓ１＝［Ｈ］となります。最後のコントロールビットは、Ｃ＝［Ｌ］です。

（２）Ｍ＝１２８のとき
図５より、ＳＷ＝［Ｌ］にします。
次に、リファレンス・カウンタの設定値、Ｒ＝１２８０ですが、同様にしてこれを２進数表記（１４ビット分）で表すと、０００１０１００００００００になります。
１は［Ｈ］、０は［Ｌ］に対応しますから、それぞれ、Ｓ１４＝［Ｌ］，Ｓ１３＝［Ｌ］，Ｓ１２＝［Ｌ］，Ｓ１１＝［Ｈ］，Ｓ１０＝［Ｌ］，Ｓ９＝［Ｈ］，Ｓ８＝［Ｌ］，Ｓ７＝［Ｌ］，Ｓ６＝［Ｌ］，Ｓ５＝［Ｌ］，Ｓ４＝［Ｌ］，Ｓ３＝［Ｌ］，Ｓ２＝［Ｌ］，Ｓ１＝［Ｌ］となります。最後のコントロールビットは、Ｃ＝［Ｈ］です。
一方、プログラマブル・カウンタの設定値、Ｎ＝４２４ですが、これを２進数表記（１１ビット分）で表すと、００１１０１０１０００になります。
従って、図６より、Ｓ１８＝［Ｌ］，Ｓ１７＝［Ｌ］，Ｓ１６＝［Ｈ］，Ｓ１５＝［Ｈ］，Ｓ１４＝［Ｌ］，Ｓ１３＝［Ｈ］，Ｓ１２＝［Ｌ］，Ｓ１１＝［Ｈ］，Ｓ１０＝［Ｌ］，Ｓ９＝［Ｌ］，Ｓ８＝［Ｌ］となります。また、スワロ・カウンタの設定値、Ａ＝４９ですが、同様にしてこれを２進数表記（７ビット分）で表すと、０１１０００１になります。従って、Ｓ７＝［Ｌ］，Ｓ６＝［Ｈ］，Ｓ５＝［Ｈ］，Ｓ４＝［Ｌ］，Ｓ３＝［Ｌ］，Ｓ２＝［Ｌ］，Ｓ１＝［Ｈ］となります。最後のコントロールビットは、Ｃ＝［Ｌ］です。


シリアルデータの入力タイミングについて
シリアルデータ入力は、Ｄａｔａ端子，Ｃｌｏｃｋ端子，ＬＥ端子の３入力で行います。図７（ａ）は、基準分周器（プリスケーラ及びリファレンス・カウンタ）の設定タイミングチャート、図７（ｂ）は、比較分周器（プログラマブル・カウンタ及びスワロ・カウンタ）の設定タイミングチャートを示します。両者の設定の違いは、コントロールビット（Ｃ）が［Ｈ］か［Ｌ］で決められることです。
図７（ａ）（ｂ）に示すように、シリアルデータは、Ｃｌｏｃｋの立ち上がりで内部のシフトレジスタに順次取り込まれ、ロードイネーブル信号ＬＥが［Ｈ］レベル（またはオープン）時にコントロールデータとの組み合わせにより設定されます。すなわち、ＬＥ信号が［Ｈ］レベルになった段階で設定が変更されます。適当なＤａｔａやＣｌｏｃｋが入力された場合でも、ＬＥが［Ｌ］であれば設定は変更されません。したがって、ＰＬＬ回路がいくつかあったときに、Ｄａｔａ信号線とＣｌｏｃｋ信号線を共有することも可能です。このことは、マイコンの制御信号の本数を節約するちょっとしたノウハウにもなります。

図７（ａ）．プリスケーラ及びリファレンス・カウンタ設定時のタイミングチャート

図７（ｂ）．プログラマブル・カウンタ及びスワロ・カウンタ設定時のタイミングチャート

ＰＬＬ周辺の回路構成について
図４の端子配列図、及び表１の端子機能を参照して、ＰＬＬ周辺の回路構成を考えてみましょう。最も簡単な接続は図８のようになると思います。

図８．ＰＬＬ周辺の回路構成（１） 基本的な構成

ＭＢ１５０１の１ピン（ＯＳＣin）と２ピン（ＯＳＣout）に基準発振器となる水晶発振子を取り付けます。Ｃ１とＣ２は水晶発振子により決定されますが、数十ｐＦ程度のコンデンサが付いていれば大抵は発振します。
３ピン（Ｖｐ）、４ピン（Ｖｃｃ）は、電源端子で通常＋５Ｖ電源に接続します。ピンの近くには、０．１μＦのパスコン（セラミックコンデンサ）をつけてください。
５ピン（Ｄｏ）は内部チャージポンプの出力端子で、ループフィルタに接続します。なお、フィルタの回路構成内容は後ほど掲載します。６ピンはＧＮＤ端子です。
７ピン（ＬＤ）は、位相比較器の出力端子で、ＰＬＬが動作している（しっかりロックしている）ときには［Ｈ］レベルを出力します。この端子は動作確認程度にとどめ、通常はどこにも接続しません。
８ピン（ｆｉｎ）は、プリスケーラの入力端子です。ＶＣＯのOUTPUT端子と１０００ｐＦ程度のコンデンサを介して接続します。
９ピン（Ｃｌｏｃｋ）はクロック入力端子、１０ピン（Ｄａｔａ）はシリアルデータ入力端子です。それぞれ４７ｋΩ程度の抵抗でプルダウンしてください。また、１１ピン（ＬＥ）はロードイネーブル信号入力端子です。このピンはプルアップ抵抗が内蔵されていますので、この端子には抵抗をつける必要はありません。
１２ピン（ＦＣ）は、位相比較器のフェイズ切り替え端子です。このピンの機能についてもう少し詳しく説明します。図９を見てください。ＶＣＯのチューニング電圧によって、ＶＣＯ出力周波数が上昇する場合の特性（１）と、下降する場合の特性（２）があります。ＦＣ端子で極性の異なるＶＣＯの種類に対応できるようにします。大半のＶＣＯは、チューニングにバリキャップ（可変容量コンデンサ）を使用しますので、VCO極性は（１）です。このとき、FC端子は通常オープンにします。

図９．VCO極性とFC設定について

１３ピン（ｆｒ）、及び１４ピン（ｆｐ）は位相比較器の入力モニタ端子で、この端子は動作確認程度にとどめ、通常はどこにも接続しません。
１５ピン（φＰ）、及び１６ピン（φＲ）は外付けチャージポンプ用位相比較器の出力端子となっています。５ピン（Ｄｏ）内部チャージポンプ出力端子を使用しますので、通常はこれらの端子はどこにも接続しません。ＦＣ端子入力と位相特性の関係について、表５にまとめておきます。

（注）ｆｒ：基準分周器の出力周波数，　ｆｐ：比較分周器の出力周波数
　　　Ｚ：ハイインピーダンス状態を示す

ループフィルタの回路構成によっては、内部チャージポンプの電流供給不足になり、うまくロックしない場合には、図１０のようにトランジスタで外付け回路を構成します。このとき、内部チャージポンプ出力端子の５ピン（Ｄｏ）はオープンにします。

図１０．ＰＬＬ周辺の回路構成（２） 外付けチャージポンプを使用した構成

ループフィルタの回路構成について
ループフィルタは図１１のように、ローパスフィルタが使われているので、ただ単にローパスフィルタと呼んでいる場合があります。先ほどから、チャージポンプという言葉が使われていますが、これはループフィルタのコンデンサのチャージをアップやダウンさせるのでこの名があります。
さて、ＶＣＯを動かす制御信号は直流ですから、位相比較器とＶＣＯの間に挿入されるループフィルタの役目は、

1. 位相比較器の出力に含まれる高周波成分や雑音を取り除く
2. 外部信号を捕獲後のロックの持続（保持機能）

です。
このループフィルタの保持機能だけを考えて時定数を大きくするならば、入力の早い変化に追従できなくなるばかりでなく、ロックが外れてＰＬＬとしての機能を失ってしまいます。ロック時には、アップやダウンはしないので、回路が切り離されたのと同様になり、ループフィルタ回路のコンデンサの保持機能だけに依存するので、低雑音化が可能になります。このようにループフィルタは、ＰＬＬ全体の性能に大きく影響を与えます。

図１１．ループフィルタ回路の種類

ループフィルタの種類は（ａ）ラグフィルタ，（ｂ）リードラグフィルタ，（ｃ）アクティブフィルタなどで多くはありません。
さて、Ｍｉｎｉ−Ｃｉｒｃｕｉｔｓ社製ＰＯＳシリーズのＶＣＯのチューニング電圧範囲ですが、推奨範囲で１Ｖ〜１６Ｖ（動作範囲は、約０Ｖ〜約２０Ｖ）必要です。ＰＬＬのＩＣは大抵＋５Ｖで動作するように作られています（＋５Ｖ以下で動作するＶＣＯなら問題ありませんが・・・）。電源電圧を上げようにもＭＢ１５０１の電源電圧は仕様から、＋８Ｖ（Ｍａｘ）が限界です。そうなると、位相比較器からの信号を拡大（増幅）できるアクティブフィルタを使うことになりなります。図１２にループフィルタのレベルシフト構成例を示します。Ｒ１，Ｒ２，Ｃでループフィルタ定数を構成しています。

図１２．アクティブフィルタによるレベルシフト構成例

ループフィルタの構成を調べてみると、当時からアクティブフィルタがやはり主流だったようです。ＶＣＯをコントロールするのに制御電圧の幅をかなり広く必要とするのに対して、ＰＬＬ回路の位相比較器からの信号はＩＣの種類によっても違いますが、昔はせいぜい１．５Ｖから良くて２Ｖくらいだったようです。これでは、当時の常識からするとＶＣＯの可変幅はほとんど取れません。そこで、位相比較器からの信号を拡大（増幅）して、いっぱいの変化に変えてＶＣＯをコントロールしていたのです。実は、ＰＬＬ回路が難しい一番の原因は、この位相比較器の出力を拡大するところにあります。ＰＬＬの参考書があまりにも理論に偏っているのか知りませんが、回路の複雑な素晴らしい（？）アクティブフィルタの構成が重宝されてきたのかもしれません。
簡単で安定したＰＬＬ回路を作るコツとしては、アクティブフィルタは使わず、ラグリードフィルタを使うようにお勧めします。ラグフィルタや、ラグリードフィルタとか言ってカッコつけていますが、本質は単なる平滑回路なんです。５０Ｈｚ／６０Ｈｚの電源周波数を整流するときに使う平滑回路と比べれば、リップルは１０ｋＨｚなんですから簡単な構成でできるはずです。重要なことは、位相比較器からの信号でダイレクトにＶＣＯを制御してやることです。
そうすると、ループフィルタの出力は５Ｖ以上にはなりません。しかし、ここがＳＰＥＣＴＲＵＭのノウハウです！！。ループフィルタに下駄を履かせてあげるのです。図１３に検討したレベルシフト構成を示します。

図１３．ＳＰＥＣＴＲＵＭで検討したレベルシフト構成例

ループフィルタの構成はラグリードフィルタです。バッファアンプ（ＯＰ１）は入力リーク電流が小さいＦＥＴ入力のＯＰアンプであればＯＫです。リークが大きいとループフィルタの保持機能の働きが弱くなります。さて、Ｖａが注目の下駄を履かせる部分です。ＯＰ２でループフィルタの信号と加算するという方式です。

それでは、次ページ以降に、秘伝のＰＬＬ設計テクニックをご紹介していきましょう。

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